전자 부품 제조에 반도체 웨이퍼 회로 구현하는 것은 전 공정이며, 웨이퍼는 실제 제품에서 사용할 수 있게 하는 것이
패키징 공정이다. 웨이퍼 레벨 적층 패키지는 실리콘 반도체 공정 기술과 발광 다이오드 (LED) 기술을 결합한 새로운 개념의 패키징 기술이다. 실리콘 웨이퍼에 구멍을 뚫고 패키징을 위해 LED 칩을 삽입하는 방법을 사용한다.
과거에는 LED를 인쇄 회로 기판 (PCB) 형태의 패키지 프레임에 패키징하거나 LED 칩을 리드 프레임이 있는 화합물로 패키징 해야 했다. WLP (Wafer Level Packaging) 방식은 리드 프레임이 필요 없고 두께를 크게 줄일 수 있고, 한 번에 최대 1,000 개까지 포장할 수 있으며 생산성이 5 배 이상 향상되었다. 또한 열전도율이 높은 실리콘 웨이퍼를 사용하기 때문에 고출력 LED의 구조적 문제인 발열을 최소화할 수 있게 되었다.
차세대 DRAM 패키지 기술로 전극 관통 (실리콘 관통 전극) 칩 접속 방식이 개발되었다. 이것은 칩에 구멍을 뚫고 이를 통해 회로의 전극을 서로 연결하는 전극 관통 패키지 방식을 말한다. 2 개의 칩을 연결하기 위해 별도의 배선이 필요하지 않기 때문에 불필요한 간격이나 공간이 배제 된 패키지 크기가 축소되고 성능이 향상되는 것이다.
웨이퍼 레벨 패키징 기술과 웨이퍼 가공 후 하나씩 칩을 절단하여 패키징하는 기존 방식과 달리 웨이퍼 상태에서 패키징 공정과 테스트를 한 번에 수행한 후 칩을 절단하여 완제품을 쉽게 생산할 수 있다.
이 방법은 패키지 비용을 절감 할 수 있는 장점이 있지만 칩 상부가 반전 모듈 기판과 결합되고 칩이 적층 되지 않는 구조의 단점이 있다.
칩은 웨이퍼 레벨 패키지에 전극 관통 기술을 적용하여 2 층으로 쌓입니다. 전극 관통 기술을 채택하여 데이터 전송 경로를 단축하고 웨이퍼 레벨 패키지를 적용하여 더 많은 정보 입출력이 가능하며, 고성능 패키지 구현이 가능하다. 또한 패키지의 크기와 두께가 줄어들고 비용 절감이 예상되고, 제조 비용 절감이 예상되는 기술이다.
칩을 적층 하고, 이 적층 된 칩을 가로지르는 수직 인터커넥트를 사용하면 대역폭을 향상하고 소비 전력을 줄일 수 있다. 또한 TSV 기술은 구리 기둥을 통해 보드에 연결되어있는 실리콘 인터 포저를 사용하여 동일 평면에서 칩을 연결하는 데 사용할 수도 있다.
실리콘 인터 포저는 TSV가 수직으로 연결되어 여러 층의 고밀도 구리 인터 커넥터가 수평으로 연결된다. 2.5D라고 부르는지 기술은 서버, 게임 콘솔, 이미지 센서, 기타 고성능 시스템에서 사용할 수도 있다.
TSV의 적용 칩을 서로 상부에 적층 하여 범프 (그리고 필요에 따라 RDL)를 사용하여 연결하면 3D 집적 칩이 형성된다.